ซีพียูตระกูล SPARC เป็นสินค้าที่ออราเคิลได้มาจากการเข้าซื้อซัน สองปีหลังเปิดตัวรุ่น M6 ตอนนี้ทางออราเคิลก็เปิดตัว SPARC M7 พร้อมให้สั่งได้แล้ว

ออราเคิลชูชุดเด่นเรื่องความปลอดภัยของ SPARC M7 โดยเพิ่มฟีเจอร์สองชุดได้แก่ Silicon Secure Memory ป้องกันการเข้าถึงหน่วยความจำในส่วนที่ไม่ได้รับอนุญาต และ Hardware-Assisted Encryption ชุดคำสั่งเร่งความเร็วในการเข้ารหัส 15 อัลกอริธึมหลัก ได้แก่ AES, Camellia, CRC32c, DES, 3DES, DH, DSA, ECC, MD5, RSA, SHA-1, SHA-224, SHA-256, SHA-384, SHA-512

ออราเคิลเปิดตัวเซิร์ฟเวอร์รุ่นใหม่ที่ใช้ชิป SPARC M6 ที่เปิดตัวไปแล้วก่อนหน้านี้ โดยเปิดตัวมาพร้อมกันสองรุ่นได้แก่ SPARC M6-32 และ SuperCluster M6-32

SPARC M6-32 รองรับซีพียูสูงสุด 32 ซ็อกเก็ต โดยชิปแต่ละตัวมี 12 คอร์ รวม 384 คอร์ รองรับหน่วยความจำสูงสุด 32TB ใช้ Oracle Solaris สำหรับ SuperCluster M6-32 คือ SPARC M6-32 ที่ขายคู่กับเซิร์ฟเวอร์สตอเรจ Exadata

ออราเคิลอัพเดตซีพียูสำหรับเซิร์ฟเวอร์ในตระกูล SPARC T5 โดยเพิ่มคอร์ภายในเป็น 16 คอร์ต่อซ็อกเก็ต พร้อมกับตัวควบคุมหน่วยความจำ 4 ชุดบนตัวซีพียู ทำให้ทำความเร็วการส่งข้อมูลกับหน่วยความจำเป็นสองเท่าตัว ส่วนตัวบอร์ดจะสามารถรองรับซีพียูได้ 8 ซ็อกเก็ต ทำให้ได้ 128 คอร์ต่อบอร์ด

สมัยที่ซีพียู SPARC อยู่ในการบริหารของซันนั้นการวางตลาดชิปรุ่นใหม่ทำได้ช้า และต้องเลื่อนซ้ำไปมา แต่ภายใต้การบริหารของออราเคิลหลังจากเพิ่มเปิดตัว SPARC T3 ไปเมื่อปลายปีที่แล้ว ตอนนี้ออราเคิลก็เริ่มเปิดสเปคของ SPARC T4 แล้ว

SPARC นั้นช่วงหลังถูกออกแบบให้เป็นชิปที่รับเธรด (thread) ได้จำนวนมาก เช่นใน T3 นั้นสามารถรองรับเธรดได้ถึง 16 เธรดต่อคอร์ (ซีพียู x86 มักรับได้แค่ 2 เธรด) และจำนวนคอร์ต่อชิปก็มากถึง 8 คอร์ทำให้รองรับเธรดได้ 128 เธรด แต่ใน T4 ออราเคิลเริ่มกลับลำด้วยการลดจำนวนเธรดลงเหลือ 8 เธรดต่อคอร์โดยยังมีจำนวนคอร์สูงสุด 8 คอร์เช่นเดิม

ขณะที่ SAPRC T3 นั้นถูกโฆษณาว่าเป็นซีพียูตัวแรกในโลกที่ใส่มาถึง 16 คอร์ในชิปเดียว แต่สำหรับ T4 นั้นชิปจะมีเพียง 8 คอร์เท่านั้น เพื่อใช้พื้นที่ไปเพิ่มประสิทธิภาพให้แต่ละคอร์แทนการกระจายงานออกไปมากๆ

แม้ชิปที่มีจำนวนคอร์มากๆ จะทำงานได้ดีเมื่อต้องให้บริการงานเล็กๆ จำนวนมากๆ แต่กับงานฐานข้อมูลหนักๆ เช่นออราเคิลนั้นความเร็วต่อคอร์สำคัญกว่ามาก และ SPARC อยู่ในมือออราเคิลก็เป็นเรื่องสมเหตุสมผลที่จะออกแบบชิปให้ตอบรับกับซอฟต์แวร์หลักของบริษัทมากยิ่งขึ้น